제품 소개디스플레이 모듈의 LED

64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
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    제품 상세 정보:

    원래 장소: 중국
    브랜드 이름: Leeman
    인증: UL CE ROHS ISO2000 ETL SGS SAA Fcc EMC
    모델 번호: PH3 RGB LED 패널

    결제 및 배송 조건:

    최소 주문 수량: 1개 단위 또는 1 PCS
    가격: Negotiation (Good price)
    포장 세부 사항: 판지 상자 또는 나무로 되는 케이스
    배달 시간: 1-3 일
    지불 조건: L/C, T/T, 서부 동맹, Paypal의 신용 카드, MoneyGram의 비자, 마스터카드의 현금
    공급 능력: 달 당 50,000 단위
    지금 연락
    상세 제품 설명
    모듈 크기: 160x160 또는 320x160 또는 256x256 또는 192x192 또는 256x128 해결: 32x32 화소 64x32 화소
    명도: 2500nits 보다는 더 많은 것 입력 전압: DC5V
    검사 유형: 1/2 1/4 1/8 1/16년 또는 1/32Scan 신선한 비율: ≥ 2400Hz
    LED 유형: SMD2121 SMD3528 SMD3535 SMD2727 SMD5050 MTTF: >100,000 시간

    64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    나의 최신 프로젝트는 BeagleBone 검정 및 32×32 RGB LED 모체를 몰기 위하여 Xilinx 스파르타 6 LX9 FPGA를 이용합니다.

     

     

    이 프로젝트는 저가 32×32 RGB LEDs의 모체에 차가운 재미있는 본을 표시하게 합니다. 그것은 통제될 필요가 있는 3072의 개인적인 LED 칩 또는 1024 RGB LEDs입니다! 단지 소프트웨어에 있는 모든 LEDs를 통제하는 시도 보다는 오히려 또는 BBB의 풀그릴 순간 단위 (PRU)의 한을 사용해서, 나는 본을 생성하고 LEDs를 상쾌하게 하기의 업무를 취급하기 위하여 FPGA를 이용하도록 CPU를 사용하도록 결정했습니다.

    FPGA를 사용하여 LEDs를 상쾌하게 하는 것은 BBB CPU의 거의 100%년을 본을 생성하기 위하여 저에 유효한 남기고 200Hz의 재생율로 12 조금 색깔을 실행하게 합니다. 패널의 사진을 찍거나 촬영할 것이다 때 200Hz에는 재생율을 있고 인지할 수 있는 흔들림이 보여주기에서 방지합니다 주사선을. 패널을 60Hz에 50에서만 상쾌하게 하는 PRU를 사용하여 전형적인 12 조금 색깔 소프트웨어 실시는 상쾌하게 합니다.

    본을 계산하기 위하여 CPU를 비치하고 있 보다는 오히려 상쾌하게 합니다 전시를 다르게 가능할 지도 모르지 않은 몇몇 오히려 복잡한 본을 생성하게 합니다 저가 해방하십시오. 지금 가장 복잡한 재미있는 본은 이음새가 없 Perlin 소음을 고리를 이루고 있습니다 그러나 다른 각종 추상적인 본, 살아움직이는듯한 GIFs, 원본, 등은, 표시될 수 있습니다.

    1024의 화소에 50Hz에 달리는 이음새가 없 Perlin 고리를 이루는 소음은 초당 102,400의 3D Perlin 소음 계산을 요구합니다. 컴파일러 최적화 없이 부동 소수점 수학을 사용하여, 이것은 BBB CPU 주기를 통해서 빨리 점화합니다. 나가 Arduino와 같은 작은 끼워넣어진 가공업자를 사용하여 패널을 상쾌하게 하는 것을 시도했습니다 있었습니다 나는에 유효할 것이 CPU 대역폭을 이 복잡한 본을 산출하고 전시를 상쾌하게 해 둘 다 않ㄹ 것입니다.

     

    이 프로젝트를 건설하기 위하여는, 나는 Xilinx 스파르타 6 LX9 FPGA를 가진 재고 BeagleBone 검정 SOC 널, ValentFX LogiBone FPGA 널, SparkFun에서 32×32 RGB LED 패널, 및 Pololu 로봇 공학에서 약간 점퍼 와이어를 이용했습니다. LogiBone FPGA 널은 Kickstarter 그들의 캠페인을 통해 취득된 beta 단위이었습니다. FPGA를 건축하고 가장하기 위하여, 나는 Xilinx 자유로운 WebPack 공구를 사용했습니다. , Xilinx WebPack 공구는 취미자 (누군가가 건축 작은 디자인) 가장하는 것을 허용하고, Xilinx의 장치의 추려낸 세트를 위한 장소 그리고 루트 코드 종합하고, 지도로 나타내고.

    가장의 말해서, 그것을 하십시오! 내가 내가 그것을 적재한 일된 FPGA 널 최초로 적재한 맨처음 조금 파일 라는 것 말고는 나는 좌에 맞았던 대신에 전시로 RGB 자료를 오른쪽에서 왼쪽으로 먹이기에서 전시에 거울상이 있었습니다. 순서가 나에 의하여 반전하고, 다른 sim를 달리고, 다른 부분을 건설했습니다. 빙고. 둘째로 시험. 완벽.

    모두를 건축하고 일하기 위하여 모두를 얻어, 나가 프로젝트의 짧은 영상 논증을 만든 후에, BeagleBone 검정, LogiBone FPGA 널 및 LED 패널과 누군가가 결과를 어떻게에 복제할 수 있는지 완전한 자습서를 쓰고, 그 후에 github에 모든 필수 부호 및 파일을 올려주기했습니다. 연결은 부호, 자습서 및 영상에 아래에 있습니다.

    소개

    이 프로젝트에서는, 우리는 LogiBone FPGA 널에 Xilinx 스파르타 6 LX9 FPGA를 사용해 BeagleBone 검정 널에게 SparkFun 또는 Adafruit 32x32 RGB LED 패널을 조화시킵니다. 이 프로젝트를 위한 기계설비는 LogiBone FPGA 널에 상대적으로 쉬운 가설적 구성개념 다만 16 자료 신호 연결합니다 LED 패널을입니다. 이 프로젝트의 복합성은 RTL 및 소프트웨어에서 주로 속입니다.

     

    64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    LogiBone FPGA 널에 연결된 무작위 반짝반짝 빛나는 본을 가진 숫자 1. RGB LED 패널 및 다른 어떤 표본은 이미지를 깝니다.

    필수 기계설비

    뒤에 오는 기계설비 품목은 요구됩니다:

    • SparkFun 또는 Adafruit 32x32 RGB LED 패널
      이 패널은 32x32 모체에서 배열된 1024년 RGB를 LEDs 포함합니다. 란은 시프트 레지스터의 다수 세트를 사용하여 몰고 줄은 4 조금 주소 암호해독기를 사용하여, 2개의 줄, 한 번에 몹니다. 패널은 제 1/16 의무 주기에 몰고 지속적으로 이미지를 표시하기 위하여 상쾌하게 해야 합니다.

    • BeagleBone는 USB +5VDC 전력 공급을 가진 CPU 보드를 검게 합니다
      당신은 그것을 위한 BeagleBone 검정 CPU 보드 그리고 +5VDC 전력 공급을 필요로 할 것입니다. 당신은., 센터 긍정적인 AC 접합기 USB 널을 당신의 컴퓨터 또는 USB 힘 접합기에서 강화하거나 분리되는 +5VDC, 2.1mm I.D를 사용하기 위하여 케이블을 이용할 수 있습니다.

    • LogiBone FPGA 널
      FPGA 널은 Xilinx 스파르타 6 LX9 FPGA를 포함합니다. FPGA는 32의 18kbit 구획 램을 포함합니다. 우리는 프레임 버퍼로 패널에 표시될 RGB 화소 가치를 보전되기 위하여 구획 램의 2개를 이용할 것입니다. Digilent 2개의 PMOD 양립한 연결관은 LED 패널에 연결하기 위하여 사용될 것입니다.

    • 전시에 FPGA를 연결하는 점퍼 와이어 또는 PMOD전시 어댑터 보드
      초기에, 나는 남성여성 패널을 연결하기 위하여 점퍼 와이어를 이용했습니다. 이것은 저가 전시도 포함된 리본 케이블 사용 없이 발광 다이오드 표시 패널에 LogiBone FPGA 널을 직접 연락하는 것을 허용했습니다. 당신은 남성에 남성 점퍼 와이어가 있는 경우에, 당신은 점퍼 와이어의 전시 끝에 남성 핀에 연결하기 위하여 접합기로 전시로서만 포함된 16 위치 리본 케이블을 이용할 필요가 있을 것입니다.
      매우 더 청결한, 장기 해결책은에게서 전시의 입력 연결관 이 널 및에 LogiBone FPGA 널 연결하기 위하여 LED 패널과 포함된 16 위치 리본 케이블을 이용하기 위한 것입니다. 나는 또한 precrimped 끝 철사 및 FPGA를 연결하고 함께 깔기 위하여 주거를 사용했습니다. 나는에 삽입하고 전시의 자료 연결관에서 제거하기 위하여 너무 많은 힘이라고 요구된 2x8 주거 연결관에 설치될 때 이 해결책을 때문에 precrimped 끝 철사 좋아하지 않았습니다.

    • +3.3V 전력 공급, 2.0A 명사류, 4.0A 첨단
      정상 작동 도중, 전시는 현재의 2A에 관하여 대부분의 당길 것입니다. 당신이 표시된 모든 백색 본을 가진 상쾌하게 하를 “실속시키는 경우에”, 점화하는 2개의 줄은 3.8A에 관하여 당길 것입니다. 작은 3.3V의 3.0A 쥐 잡는 동물에게서 이 것과 같은 탁상용 전력 공급은 정상 작동 도중 충분할 것입니다. 당신은 이 접합기로 사용에 당신의 ownIEC60320 C13 전원을 공급할 필요가 있을 것입니다.
      이 패널은 또한 3.3V 대신에 +5V에서 운영될 수 있습니다. 당신은 +3.3V 대신에 +5V에서 모는 경우에 더 밝은 녹색, 더 밝은 파랑 및 보다 적게 빨간 백색을 얻을 것입니다. 당신은 또한 +3.3V 대신에 +5V에 및 65% 대략 사용을 힘 더 현재 대략 15% 당길 것입니다. 당신이 +5V 공급을 이용하는 경우에, 우연히 전시의 산출 연결관에 LogiBone FPGA 널을 연락하지 않 특별히 주의하십시오.

    • (선택) 여성 DC 배럴 잭 접합기
      여성 DC 배럴 잭 접합기는 쉽게 해 패널을 매우 전력 공급에 연결하. 당신은 접합기가 없는 경우에, 당신은, 열 수축 전력 공급과 지도한 패널 사이 연결 항상 자르고, 접합하고, 납땜해을 수 있습니다.

    필수 소프트웨어

    • LogiBone logibone__dm.ko 알갱이 단위 및 logi_loader를 가진 ValentFX 재고 LogiBone Ubuntu 구조
      여기에서 SD 카드에 과태 LogiBone Ubuntu 이미지를 설치하는 지시를 다운로드하고 따르십시오.
    • Xilinx ISE WebPack 소프트웨어
      당신이 (어려운 화소 본을 계산하는 것을 도울 것이다 coprocessor와 같은) FPGA 조금 파일을 너자신 건축하거나 패널을 더 몰거나 다른 주문 기능을 추가하기 위하여 Verilog를 주문을 받아서 만들고 싶은 경우에 당신은 Xilinx ISE WebPack 소프트웨어를 다운로드하고 설치할 필요가 있을 것입니다. 지시는 여기 있습니다. 당신이 단지 과태 FPGA 조금 파일을 이용하고 싶은 경우에, 당신은 건너뛸 수 있어 Xilinx ISE WebPack 소프트웨어를 설치하.
    • 협곡의 LED 패널 GIT 창고
      마지막으로, 당신은 BeagleBone 당신의 검정에 http://github.com/bikerglen/beagle에 나의 GIT 창고를 복제할 필요가 있을 것입니다. 이 창고는 FPGA, prebuilt 조금 파일 및 패널에 몇몇 논증 본 표시를 위한 C++를 위한 Verilog 원시 코드를 원시 코드 포함합니다. 창고 다운로드하거나 복제하고 사용하기를 위한 지시는 나중에 선물됩니다.

    가동의 이론

    이 체계에는 3개 주요 요소가 있습니다: LED 패널, FPGA 부호 및 C++ 부호. 저희가 이 3개 주요 요소의 각각을 상세히 시험하게 하십시오.

    LED 패널

    LED 패널 기계설비

    LED 패널은 32의 줄 및 32의 란의 모체에서 배열된 1024년 RGB를 LEDs 포함합니다. 각 RGB LED는 단 하나 포장에서 함께 조립된 분리되는 빨강, 녹색, 그리고 파란 LED 칩을 포함합니다. 전시는 2개 반으로 수평으로 다시 나누입니다. 최고 반은 32의 란 및 16의 줄으로 이루어져 있습니다. 밑바닥 반은 또한 32의 란 및 16의 줄으로 이루어져 있습니다.

    전시의 란은 운전사의 1 세트에 의해 몰고 전시의 줄은 운전사의 다른 세트에 의해 몹니다. LED를 조명하기 위하여는, 그 LED를 위한 란 그리고 줄 둘 다를 위한 운전사는 켜져야 합니다. LED의 색을, 빨강에는 변화시키기 위하여는, 녹색에는, 및 각 LED 포장에 있는 우량주 개인적으로 통제되고 그들의 자신의 란 운전사가 있습니다. 아래 숫자 2는 전시의 란과 줄 운전사 조직의 개요 대표입니다.

     

    64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    숫자 2. RGB LED 패널 란과 줄 운전사 조직.

    패널은 란 운전사의 6 세트를 포함합니다; 전시의 최고 반을 위해 3 및 바닥을 위해 3. 각 운전사에는 32 산출이 있습니다. 전시의 정상을 위한 3명의 운전사는 빨강, 녹색, 및 줄 0에 패널의 15에 있는 LEDs의 32의 란의 각각에 있는 우량주를 몹니다. 전시의 바닥을 위한 3명의 운전사는 빨강, 녹색, 및 줄 16에 패널의 31에 있는 LEDs의 32의 란의 각각에 있는 우량주를 몹니다.

    운전사의 각각에는 숫자 3.에서 시리얼 데이터 입력, 비우는 입력, 시프트 레지스터 및 평행한 산출 기록기가 아래에 보이는 것과 같이 있습니다. 시리얼 데이터 입력에 존재하는 자료는 SCLK 신호를 사용하여 시프트 레지스터로 이동됩니다. 자료의 전체 줄이 시프트 레지스터에 안으로 이동된 후에, 평행한 산출 기록기로 시프트 레지스터의 화소 자료의 줄을 옮기는 래치 신호는 이용됩니다. 산출 기록기에 있는 조금이 ‘1" 이고 비우는 입력이 deasserted 경우에, 그 란을 위한 운전사는 가능하게 될 것입니다; 그렇지 않으면, 운전사는 꺼질 것입니다. 자료는 전시의 적당한 가장자리에서 전시의 좌 가장자리에 이동됩니다. 즉 안으로 이동된 첫번째 조금은 전시의 좌 가장자리에 표시되고 안으로 이동된 마지막 조금은 오른쪽 표시될 것입니다.

    64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    R0 자료 입력과 정상 반 빨간 란 산출을 위한 숫자 3. 란 운전사 가동. 정상 반 녹색과 파란 란을 위한 전시의 정상에 이 시프트 레지스터의 2개 좀더 및 밑바닥 절반 빨강, 녹색, 그리고 파란 란을 위한 바닥에 좀더 3가 있습니다.

    전시의 최고 반을 위한 빨강, 녹색, 그리고 파란 란 운전사는 R0, G0 및 B0 자료 입력에 각각 붙어 있습니다. 전시의 밑바닥 반을 위한 빨강, 녹색, 그리고 파란 란 운전사는 R1, G1 및 B1 자료 입력에 각각 붙어 있습니다. 32 비트 운전사의 모든 6개는 일반적인 SCLK, 래치 및 공백 신호를 공유합니다.

    줄은 4개의 주소 조금 및 주소 암호해독기를 사용하여 몹니다. 줄 운전사에 4비트 주소 입력은 해독되고 그 주소에 일치하는 2명의 줄 운전사는 켜질 것입니다. A [3:0] 0의 때, 0개를 젓고 전시의 16는 켜집니다. A [3:0] 1의 때, 1개를 젓고 전시의 17는 켜집니다. 이 본은 계속하고 A [3:0] 15일 때까지 15를 젓고 31는 켜집니다.

    줄 이외에 및 란 논리 및 운전사, 전시에는 비우는 입력이 있습니다. 이 입력은 란 운전사에 거의 확실하게 연결됩니다. 비우는 신호가 주장될 때, 화소 전부는 꺼지고 전시는 까말 것입니다. 비우는 신호가 deasserted 경우, 제시된 줄 및 란은 몰고 대응 화소는 조명될 것입니다. 경경 그리고 ghosting 없이 이미지를 표시하기 위하여는, 이 신호 전부는 패널을 몰 경우 이용되고 제대로 연속 합니다.

    패널을 몰기

    전시에는 다중 송신되고 제 1/16 의무 주기가 있습니다. 이것은 전시의 최고 반에서 16에서 1개 단지 줄 및 전시의 밑바닥 반에서 16에서 1 줄이 이제까지 한 번에 분명히된다는 것을 의미합니다. 게다가, LED는 단지 온/오프 일 수 있습니다. LED를 위한 줄 그리고 란이 둘 다 켜지는 경우에, LED는 조명될 것입니다; 그렇지 않으면, LED는 꺼져있을 것입니다.

    이미지를 표시하기 위하여는, 전체 LED 패널은 경경 없이 지속적인 이미지를 표시하는 것처럼 보이다 그래야 충분히 빨리 검사되어야 합니다. 다른 색깔 및 다른 광도 수준을, 각 LED 포장 내의 빨강 표시하기 위하여는, 녹색, 그리고 파란 LED 칩의 광도는 각 LED 칩이 단 하나 안에서 온/오프 상쾌하게 하는 주기를 인 소요 시간을 변화해서 조정되어야 합니다.

    3개의 조금 당 화소 색깔 (빨강을 위한 1개 조금을 사용할 경우의 전시를 상쾌하게 하기 위하여 이용되는 기본 공정; 녹색을 위한 1개 조금; 그리고 파랑을 위한 1개 조금은) 다음과 같습니다:

    1. 최고 란 운전사로 줄 0의 화소 데이터 및 R0, G0, B0, R1, G1 및 B1 자료 입력과 SCLK 교대 클럭 신호를 사용하는 밑바닥 란 운전사로 줄 16의 화소 데이터를 이동하십시오.
    2. 전시를 비우는 비우는 신호를 주장하십시오.
    3. 주소를 0에 입력되어 놓으십시오.
    4. 래치 신호를 사용하여 란 운전사의 산출 기록기로 란 운전사의 시프트 레지스터의 내용을 걸쇠를 거십시오.
    5. Deassert 줄 0과 16를 표시하는 비우는 신호.
    6. 어떤 조정 소요 시간을 기다리십시오.
    7. 전시에 있는 줄의 쌍의 각각을 위한 과정을 반복하십시오.
    8. 흔들림을 막기 위하여 200배에 전과정 초당 적어도 100를 반복하십시오.

    위 과정은 LED 색깔 당 1개 조금을 이용합니다. 이것은 당신에게 8개의 가능한 색깔을 줄 것입니다: 검정; 빨강, 녹색 원색, 및 파랑; 청록색, 마젠타색 이차색, 및 황색; 그리고 백색.

    색깔 및 광도를 더 표시하는 것은 위 기술을 2진화되는 조음을 사용하기 위하여 변경됩니다 수평하게 합니다. 2진화되는 조음에서는, 각 화소는 화소 당 색깔 당 단일 비트 보다는 더 많은 것을 사용하여 통제됩니다. 소요 시간은 각 빨강, 녹색, 그리고 파란 LED 칩 그 때 비례적으로 변화됩니다 화소의 빨강 녹색 청색 값에 켜져 있습니다.

    2진화되는 조음에서는, 뒤에 오는 과정은 전시를 상쾌하게 하기 위하여 실행됩니다:

    1. 각 화소의 란 운전사로 줄 0과 16를 위한 빨강 녹색 청색 값의 조금 0를 이동하십시오.
    2. 전시를 비우는 비우는 신호를 주장하십시오.
    3. 주소를 0에 입력되어 놓으십시오.
    4. 래치 신호를 사용하여 란 운전사의 산출 기록기로 란 운전사의 시프트 레지스터의 내용을 걸쇠를 거십시오.
    5. Deassert 줄 0과 16를 표시하는 비우는 신호.
    6. , N. 어떤 소요 시간을 기다리십시오.
    7. 동일한 줄에 있는 색깔 자료의 다음 고위 조금을 위한 위 과정을 반복하십시오. 단계 6에서는, 이전 지연 시간 2 시간을 기다리십시오. 각 계속되는 조금을 표시한 후에 지연 시간을 두배로 하는 색깔 자료의 각 조금을 위한 이 과정을 반복하십시오.
    8. 전시에 있는 줄의 쌍의 각각을 위한 위 과정을 반복하십시오.
    9. 흔들림을 막기 위하여 200배에 전과정 초당 적어도 100를 반복하십시오.

    실제적인 실시에서, 단계 1에 있는 시프트 레지스터로 화소 자료 이동의 과정이 단계 6.에 있는 대기 시간 도중 보통 행해진다는 것을 유의하십시오.

    흐리게 하는 세계적인 전시는 비우는 신호가 주장되는 소요 시간을 변화해서 실행될 수 있습니다 또는, 예를 들면 N.는 100%년 대신에 75%의 광도를 가진 전시 비우는 신호 25%를 주장하는 대기 시간 기간 안에서 deasserted 일찌기 귀착될 것입니다. 세계적인 흐리게 하는 도중, 대기 시간 자체가 단축되지 않거나 길게하지 않다는 것을 유의하십시오; 일반적으로 일 것입니다 보다는 먼저 주장되는 비우는 신호만 변경됩니다.

    FPGA

    FPGA는 LED 패널에게 BeagleBone 검정 CPU에 달리는 C++ 본 세대 소프트웨어를 조화시킵니다. FPGA는 초당 전체 LED 패널을 대략 200배 상쾌하게 할 것을 요구된 무거운 들기 합니다. 이것은 BeagleBone 검정 CPU를 본을 생성하고 다른 업무를 이행하게 자유로운 떠납니다.

    64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    숫자 4. FPGA의 중요한 기능적인 구획의 구역 도표를 포함하여 체계의 구역 도표.

    위 BeagleBone 검정에 숫자 4에서 보이는 것처럼, 달리는 소프트웨어는 본을 생성합니다. 이 본은 티타늄 SOC GPMC 버스를 사용해 LogiBone 널에 FPGA에 먹입니다. 이 본은 화면 출력 버퍼로 봉사하는 듀얼포트 기억에 쓰여집니다. 마지막으로 전시 관제사는 듀얼포트 기억에서 본을 읽고, 전시로 자료를 이동하고 이미지를 표시하는 필요에 따라서 줄 운전사를 가능하게 합니다. 전과정은 초당 대략 200배 반복되고 BeagleBone 검정의 CPU에서 어떤 상호 작용도 없이 12 조금 색깔을 가진 32 x 32 RGB 이미지를 생성합니다.

    GPMC 공용영역

    티타늄 SOC에는 다목적 기억 관제사이라고 칭한 (GPMC) 풀그릴 기억 공용영역이 있습니다. 이 공용영역은 극단적으로 가동 가능합니다. 그것은 동시기도 하고에서 작동할 수 있습니다 비동기형 및 버스 타이밍은 10ns 증가에서 풀그릴 입니다. GPMC 버스는 BeagleBone 검정에 소프트웨어로부터 LogiBone 널에 FPGA로 화소 자료를 옮기기 위하여 사용될 것입니다.

    우리의 체계에서는, GPMC는 그것의 비동시성의, 다중 송신된 주소/자료 모드에서 작동하기 위하여 형성됩니다. 이 형태에서는, 주소와 자료 버스는 둘 다 넓게 16 조금입니다. 이것은 전체 12 조금 화소가 씁니다 가동을 BBB에 CPU로부터 단 하나에 있는 LogiBone 널에 FPGA로 옮겨지는 것을 허용합니다. , 다중 송신한 작동 방식은 비동시성, GPMC에 정보 더를 위해 AM335x ARM® Cortex™-A8 소형 처리기 기술적인 참조 설명서의 단면도 7.1.3.3 .10.1.1를 봅니다.

    나는 FPGA에 있는 LogiBone 재고 프로젝트 보다는 GPMC 버스에 조화시키기 위하여 약간 다른 회로를 사용하고 있습니다. 주식 VHDL 회로 보다는 더 느린 조금이고, 그러나 각각이 GPMC 버스에 CPU 창조한다는 것을 정확하게 1개를 쓴다는 것을 스트로브 맥박을에게서 FPGA 안쪽에 기록기 공용영역에 쓴다는 것을 보장합니다. 그것은 재고 회로 보다는 경미하게 더 느리기 때문에, 변경한 버스 타이밍 및 이렇게 주문 장치 나무 체제 파일을 요구합니다. 숫자 5 아래 쇼 FPGA에 쓰를 실행하는 변경된 GPMC 공용영역을 사용하는 버스 타이밍. 숫자 6 아래 쇼 FPGA에서 읽히는 실행하는 변경된 GPMC 공용영역을 사용하는 버스 타이밍.

    64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    변경된 버스 타이밍을 사용하는 GPMC 표적에 쓰의 숫자 5. 가장.

    64 x 64 화소 P2.5 P3 P4 리본 케이블을을 사용하는 없는 실내 풀 컬러 발광 다이오드 표시 단위

    변경된 버스 타이밍을 사용하는 GPMC 표적에서 읽히는의 숫자 6. 가장.

    GPMC_ADVN 신호의 일어나는 가장자리에 읽어 또는 주소를 걸쇠를 겁니다 임시 유지 레지스터로 쓰고 쓰 자료는 GPMC_WEN 신호의 떨어지는 가장자리에 그것의 자신의 임시 유지 레지스터로 latached. 이것은 시계로 GPMC_WEN 자료 신호의 GPMC_ADVN 그리고 거꾸로 한 버전을 사용하여 요구합니다. 전문적으로, 시계로 자료 신호를 사용하여 심합니다. 그것은 실제로 아주 심합니다, Xilinx 공구 생성할 것입니다 이 조건을 위한 과실을. 그러나 당신은 계속하기 위하여 영향 받은 그물 및 힘 종합을 위한 UCF 파일에 있는 예외를 놓을 수 있습니다. 그것은 그것의 동기 모드에 있는 GPMC를 사용하기 위하여 매우 잘 위한 것일 것이나, 장치 나무를 더 변경할 나는 공용영역, 가장을 위한 동시 GPMC 버스 모형의 동시 버전을 건설할 시간을 있고, 방법을 배울 때까지 이 기술은 FPGA를 위해 충분히 좋습니다.

    주소를 걸쇠를 걸기 이외에 유지 레지스터, GPMC_CSN, GPMC_WEN로 자료값을 쓰거든, GPMC_OEN 제어 신호는 FPGA의 100MHz 시계 영역으로 등록되고 주어집니다. 한 번 FPGA의 시계 영역에서, WEN와 OEN 신호는 CSN 신호로 문을 달고 검출하기 위하여 검출된 가장자리는 GPCM 표적에 쓰고 GPMC 표적에서 읽습니다. 읽어 FPGA의 100MHz 시계 영역에 있는 기록기로 또는 검출되고, 주소의 내용 씁니다 자료 유지 레지스터를 붙잡습니다 씁니다 때.

    GPMC 버스를 대 재고 장치 나무 체제 파일 감속하는 주요 원인은 신호의 가장자리가 FPGA의 100MHz 시계 영역에서 검출될 수 있었다는 것을 보장하기 위하여 이 제어 신호의 각각이 적어도 30ns에 낮거나 높다 시간을 기지개하기 위한 것이었습니다. 이것은 또한 주소 및 자료가 FPGA의 100MHz 시계 영역에서 시간을 재는 주소와 자료 기록기로 그 기록기의 내용을 이동하기 전에 그들의 자신의 유지 레지스터에서 안정되어 있을 것이라는 점을 보장했습니다.

    GPMC 표적의 산출은 내가 느린 버스를 부르고 있다 버스입니다. 느린 버스는 FPGA의 기록기 공용영역에 GPMC 표적을 연결합니다. 숫자 7 쇼는 보기 느린 버스 가동을 씁니다. 숫자 8는 보기에게 느린 버스 읽기 작업을 보여줍니다.

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    느린 버스의 숫자 7. 가장은 씁니다.

    쓰가 GPMC 버스에 생길 때마다 sb_addr, sb_wr 및 sb_wr_data는 단 하나 100MHz 시각 펄스를 위해 정확하게 유효할 것입니다. 기록기 공용영역은 주장될 sb_wr를 볼 때, sb_addr에 기록기로 sb_wr_data를 씁니다.

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    읽히는 느린 버스의 숫자 8. 가장.

    읽힐 GPMC 버스에 생길 때마다 sb_addr와 sb_rd는 단 하나 100MHz 시각 펄스를 위해 정확하게 유효할 것입니다. 기록기 공용영역은 그 때 주장된 sb_rd가 아주 다음 클럭 사이클에 sb_rd_data 버스에 주소 sb_addr에 기록기의 가치를 돌려보내야 한다는 것을 봅니다.

    기록기 공용영역

    기록기 공용영역은 FPGA Verilog의 최고 수준에서 실행됩니다. 기록기 공용영역은 소프트웨어가 FPGA의 가지고 있는 전망을 정의합니다. 도표 1 아래 명부 FPGA에 있는 기록기.

    FPGA 주소 BBB SOC 주소 이름 묘사
    0x0000 0x0000 R/W 시험 Reg 1 읽기/쓰기 시험 기록기. 이 기록기에 어떤 가치든지 쓰십시오. 반환 이전에 쓰여진 가치를 읽습니다.
    0x0001 0x0002 R/W 시험 Reg 2 읽기/쓰기 시험 기록기. 이 기록기에 어떤 가치든지 쓰십시오. 반환 이전에 쓰여진 가치를 읽습니다.
    0x0002 0x0004 R/W 시험 Reg 3 읽기/쓰기 시험 기록기. 이 기록기에 어떤 가치든지 쓰십시오. 반환 이전에 쓰여진 가치를 읽습니다.
    0x0003 0x0006 R/W 시험 Reg 4 읽기/쓰기 시험 기록기. 이 기록기에 어떤 가치든지 쓰십시오. 반환 이전에 쓰여진 가치를 읽습니다.
    0x0004 0x0008 읽기 전용 시험 Reg 1 읽기 전용 시험 기록기. 반환 하드코드 가치를 읽습니다. 반환 값을 위해 RTL를 보십시오.
    0x0005 0x000a 읽기 전용 시험 Reg 2 읽기 전용 시험 기록기. 반환 하드코드 가치를 읽습니다. 반환 값을 위해 RTL를 보십시오.
    0x0006 0x000c 읽기 전용 시험 Reg 3 읽기 전용 시험 기록기. 반환 하드코드 가치를 읽습니다. 반환 값을 위해 RTL를 보십시오.
    0x0007 0x000e 읽기 전용 시험 Reg 4 읽기 전용 시험 기록기. 반환 하드코드 가치를 읽습니다. 반환 값을 위해 RTL를 보십시오.
    0x0008 0x0010 화면 출력 버퍼 주소 레지스터 이 레지스터 세트에 화면 출력 버퍼 주소 포인터를 씁니다. 화면 출력 버퍼 주소 포인터는 변경될 화면 출력 버퍼 기억에 있는 위치를 화소 가치가 화면 출력 버퍼 자료 기록기에 쓰여질 때 가르킵니다. 기억에 있는 화소의 배열을 위해 이 문서의 화면 출력 버퍼 단면도를 보십시오.
    0x0009 0x0012 화면 출력 버퍼 자료 기록기 화소 가치를 이 기록기에 써서 주소에 화면 출력 버퍼 주소 포인터에 의해를 가르킨 화면 출력 버퍼에 화소 가치를 씁니다. 각각이 쓴 후에, 화면 출력 버퍼 주소 포인터는 하나씩 화면 출력 버퍼에 있는 다음 화소를 가르키기 위하여 증가됩니다.
    0x000a 0x0014 화면 출력 버퍼 추려낸 기록기 0개는 전시를 완충기 0를 선정합니다; 1개는 전시를 완충기 1를 선정합니다; 완충기가 지금 표시되고 있는 반환을 읽습니다.

    도표 1. FPGA 기록기.

    화면 출력 버퍼

    화면 출력 버퍼는 비동시성 읽는으로 듀얼포트 기억으로 형성된 실행한 usinx Xilinx 구획 램이고 항구를 씁니다. 첫번째 렘은 전시의 최고 반을 위한 화면 출력 버퍼 0과 1를 포함합니다. 두번째 렘은 전시의 밑바닥 반을 위한 화면 출력 버퍼 0과 1를 포함합니다. 전시 반 각각 포함하기 위하여 기억을 구축하는 것은 줄 16에 31에 있는 화소가 기억에서 읽히다 줄 0에 15에 있는 화소를 읽힐 정확한 것에 기억에서 동일한 시계 허용합니다.

    화면 출력 버퍼 0는 주소 0x0000에 있습니다. 화면 출력 버퍼 1는 주소 0x0400에 있습니다. 각 화면 출력 버퍼는 32의 란의 32의 줄로 배열된 1024 12 조금 RGB 가치를 포함합니다. 각 화면 출력 버퍼 안에, 정상 좌 화소는 분파 0x3ff에 분파 0에, 바닥 맞은 화소 저장됩니다 저장됩니다. 조금 4에 화소 분파의 0는 전시에 가장 왼편 란에 있는 화소를 위한 0x00입니다; 조금 4에 화소 분파의 0는 맨 우측 란에 있는 화소를 위한 0x1F입니다.

    화소는 12 조금 RGB 가치로 기억에서 저장됩니다. 이 가치는 저장한 맞습니다 justiified. 조금 11에 8는 빨간 화소 수준입니다, 조금 7에 4는 녹색 수준이고, 조금 3에 0는 파란 수준입니다.

    전시 운전사

    전시 운전사는 기억에서 화소 가치를 읽고, 전시에 이 문서의 가동 단면도의 이론에서 설명된대로 2진화되는 조음을 실행하기 위하여 그 가치, 및 전시의 줄을 통해 주기를 필요에 따라 이동합니다. 전시 운전사는 상태 기계로 실행됩니다. 각 국가는 상쾌하게 하 과정에 있는 단계를 실행합니다. 그 단계가 완전하 때, 상태 기계는 과정에 있는 다음 단계로 움직입니다.

    통제를 위한 숫자 9 아래 쇼 가장 파형 및 전시 자료의 3개의 줄 가치를 위한 자료 출력. 기본 공정은 전시, 이전에 이동한 자료에 있는 래치를 비우기 위한 것이고, 줄을 선정하고, unblank 전시, 화소 자료의 다음 세트에 있는 교대, 만료되기 위하여 그 후에 기다립니다 갱신 타이머를 새롭게 합니다. 이것은 4 시간 각 줄을 위한 반복됩니다. 당신이 비우는 산출을 시험하는 경우에, 당신은 그것의 낮은 기간이 각 전시 줄을 위한 산출 기간 내의 3 시간을 두배로 한다는 것을 주의할 것입니다. 이것은 2진화되는 각 화소의 강렬을 변화하기 위하여 조음 이용의 결과 입니다.

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    전시 자료 출력 연결을 위한 숫자 9. 가장 파형.

    소프트웨어

    논증 소프트웨어는 FPGA와 연락하기 위하여 /dev/logibone_mem 장치를 사용합니다. 이 장치를 위한 운전사는 LogiBone 재고 Ubuntu 이미지의 일부분이고 그것의 loadable 알갱이 단위는 LED 패널을 위한 GitHub 창고에서 포함되는 변경된 장치 나무 체제 쉘 스크립트에 의해 설치됩니다. (이후 섹션에 있는 이 주제에 더 많은 것.) 이 운전사는 GPMC를 사용하여 BBB CPU의 주소 공간의 부분에 FPGA에 있는 기록기를 지도로 나타냅니다. GPMC는 CPU의 주소 공간으로 일반적으로 기억을 지도로 나타냅니다. 우리의 FPGA가 GPMC 버스에 기억과 같이 보이기 때문에, 그것의 기록기는 CPU 주소 공간으로 역시 지도로 나타날 수 있습니다. 매우 차가운. SPI, I2C, 등 없음; 다만 병력 접근은 CPU와 FPGA 사이 단식합니다. preadpwrite C 내장 함수 함수 호출을 사용하여 FPGA에 기록기에 C 내장 함수 열리는 함수 호출을 사용하여 /dev/logbone_mem 장치를 열어서 이 기억 지도로 나타난 공간이 그 때 접근될 수 있고 실행될 수 있습니다 읽고 씁니다.

    아래 숫자 10는 논증 소프트웨어 더미의 구역 도표입니다. 논증 소프트웨어에서는, 요점은 /dev/logibone_mem 장치를 열고, 전부 까만으로 채우고, 전역 버퍼 기억, gLevels를 전시 및 공간에 전역 버퍼를 쓰기 위하여 그 후에 WriteLevels를 전시 부릅니다. 한 번 전시는, 주 함수 instantiates 발광 원형 perlin 소음, 또는 colorwash 아강과 같은 본/생기 아강을 맑게 됩니다. 이 아강은 일반적인 본 기본 클래스에서 파생됩니다.

    일반적인 본 기본 클래스는 생성하기 위하여 본의 고도 그리고 폭을 놓도록 건설자를 사용합니다. 파생 클래스는 그들의 자신의 건설자에게 그들의 자신의 논쟁을 추가할지도 모릅니다. 기본 클래스에는 또한 실행해야 아무 파생 클래스나 하는 2 순수한 사실상 일원 기능, init다음이 있습니다. init 기능은 본을 처음으로 표시되기 위하여 준비합니다. 그것은 본의 시작에 다시 전형적으로 어떤 상태 정보든지 재조정합니다. 다음 기능은 본의 다음 구조를 산출하고 세계적인 gLevels 완충기에 그 구조를 씁니다.

    요점은 본 아강을 instantiated 후에, 아강의 init funciton를 부릅니다. 요점은 그 때 50Hz에 수행하고 자러가는 시간제 노동자를 설치합니다. 타이머가 만료될 때, 타이머 다루개 기능은 불립니다. FPGA에 있는 다음 유효한 화면 출력 버퍼에 gLevels에 이전에 계산한 구조를 쓰는 타이머 다루개 함수 호출 WriteLevels는 그 화면 출력 버퍼 능동태를 만듭니다. FPGA 화면 출력 버퍼에 실행됩니다 이 문서의 기록기 Interfacesection에서 문서화된 기록기를 사용하여 씁니다.

    WriteLevels가 완료한 후에, 타이머 다루개 함수 호출 본의 다음 일원 기능. 다음 기능은 생기에 있는 다음 구조를 생성하고, gLevels에, 그리고 WriteLevels를 부르기 반환 없이 그 구조를 씁니다. 타이머 다루개는 그 때 타이머가 만료될 다음에 때까지 잡니다. callingnext의 앞에 WriteLevels를 불러서, 표시한 구조 사이 소요 시간은 비록 수행하기 위하여 다음 가지고 가는 소요 시간이 구조 사이에서 변화하더라도 변화하지 않을 것입니다.

    매끄럽게 달릴 것이다 생기의 순서를 따라, 타이머 다루개 기능은 타이머가 다음 만료되기 전에 실행을 완료해야 합니다. 이것은 생기에 있는 각 구조가 계산에 20ms를 더 적은 보다는 대략 가지고 가야 한다는 것을 의미합니다.

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    숫자 10. 논증 소프트웨어 더미의 구역 도표.

    기계설비 연결

    전시는 +3.3V 전력 공급에서만 LogiBone FPGA 널에게 자료 연결 및 전원 연결이 작동할 것을 요구합니다. 이 연결은 아래에 단면도에서 선발됩니다.

    전시 자료 연결

    숫자 11 아래 명부 PMOD 연결관과 전시의 자료 입력 연결관 사이 연결. 당신은 16의 LogiBone 널과 표시판 사이에서 합계하 필요가 있을 것입니다. 이들의 13개는 자료 연결입니다; 이들의 3개는 배경입니다. 당신은 점퍼 와이어 또는 PMOD에 전시 어댑터 보드를 사용할 수 있습니다. 당신이 점퍼 와이어를 이용하는 경우에, 배선은 숫자 12 같이 무언가를 볼 것입니다. 어댑터 보드로, 그것은 숫자 13 같이 무언가를 볼 것입니다. 두 배 줄 우두머리가 일반적으로 열거되다도 PMOD 연결관의 핀 다르게 열거된다는 것을 유의하십시오.

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    숫자 11. PMOD 연결관 핀 밖, 밖으로 PMOD 연결관 및 전시 입력 연결관 및 전시 연결관 핀 사이 연결.

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    숫자 12. LogiBone FPGA 널은 점퍼 와이어를 사용하여 RGB LED 패널에 연결했습니다.

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    숫자 13. LogiBone FPGA 널은 PMOD에 전시 어댑터 보드를 사용하여 RGB LED 패널에 연결했습니다.

    전시 전력 공급 연결

    일단 자료 신호가 연결되면, 전시에 전력 공급 연결하십시오. 숫자 14 아래 쇼 기초. DC 배럴 잭 접합기를 사용하여, 전력 공급의 긍정 맨끝을 철사 마구의 빨간 철사에 연결하고 철사 마구의 까만 철사에 전력 공급의 부정 맨끝을 연결하십시오. 전시에 철사 마구를 연결하기 전에, 연결의 극성을 확인하기 위하여 볼트 미터를 사용하십시오. 일단 당신이 극성을 확인하면, 힘을 차단하고 전시로 철사 마구를 폐쇄하십시오.

    나는 철사 마구에 내가 더 큰 프로젝트에서 그(것)들을 필요로 하지 않다는 것을 나가 확실할 때까지 나가 더 큰 프로젝트에 있는 전시 사용에 계획하고기 그(것)들을 제거하고기 싶지 않기 때문에 삽 러그를 남겨두었습니다. 당신이 떠나는 경우에 삽은 다른 어떤 전자공학에, 조심합니다 그들 우연히 짧게 너무 위에 끌고갑니다. 당신은 확실하기 위하여 전기 테이프에 그(것)들을 다만 감싸고 싶을지도 모릅니다. 당신이 삽 연결관을 필요로 하지 않거나 원하지 않는 경우에, 그(것)들을 떨어져 자르게 자유롭게 느끼고, 절연제의 철사 떨어져 조금을 벗기고, DC 배럴 잭 접합기에 그(것)들을 직접 연결하십시오.

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    숫자 14. 전력 공급을 여성 DC를 사용하여 RGB LED 패널에 연결해서 잭 접합기를 barrel.

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